什麼是硬體描述語言

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　　硬體描述語言HDL是一種用形式化方法描述數位電路和系統的語言。利用這種語言，數位電路系統的設計可以從上層到下層***從抽象到具體***逐層描述自己的設計思想，用一系列分層次的模組來表示極其複雜的數字系統。然後，利用電子設計自動化***EDA***工具，逐層進行模擬驗證，再把其中需要變為實際電路的模組組合，經過自動綜合工具轉換到門級電路網表。接下去，再用專用積體電路ASIC或現場可程式設計門陣列FPGA自動佈局佈線工具，把網錶轉換為要實現的具體電路佈線結構。

　　硬體描述語言的概述

　　隨著EDA技術的發展，使用硬體語言設計PLD/FPGA成為一種趨勢。目前最主要的硬體描述語言是VHDL和Verilog HDL。 VHDL發展的較早，語法嚴格，而Verilog HDL是在C語言的基礎上發展起來的一種硬體描述語言，語法較自由。 VHDL和Verilog HDL兩者相比，VHDL的書寫規則比Verilog煩瑣一些，但verilog自由的語法也容易讓少數初學者出錯。 國外電子專業很多會在本科階段教授VHDL,在研究生階段教授verilog。從國內來看，VHDL的參考書很多，便於查詢資料，而Verilog HDL的參考書相對較少，這給學習Verilog HDL帶來一些困難。 從EDA技術的發展上看，已出現用於CPLD/FPGA設計的硬體C語言編譯軟體，雖然還不成熟，應用極少，但它有可能會成為繼VHDL和Verilog之後，設計大規模CPLD/FPGA的又一種手段。硬體描述語言的結構

　　硬體描述語言的優點

　　***1***與其他的硬體描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬體描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。

　　***2***VHDL豐富的模擬語句和庫函式，使得在任何大系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行模擬模擬。

　　***3***VHDL語句的行為描述能力和程式結構決定了他具有支援大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統高效，　　高速的完成必須有多人甚至多個代發組共同並行工作才能實現。

　　***4***對於用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優化，並自動的把VHDL描述設計轉變成門級網表。

　　***5***VHDL對設計的描述具有相對獨立性，設計者可以不懂硬體的結構，也不必管理最終設計實現的目標器件是什麼，而進行獨立的設計。硬體描述語言的用途　　HDL有兩種用途：系統模擬和硬體實現。 如果程式只用於模擬，那麼幾乎所有的語法和程式設計方法都可以使用。 但如果我們的程式是用於硬體實現***例如：用於FPGA設計***，那麼我們就必須保證程式"可綜合"***程式的功能可以用硬體電路實現***。 不可綜合的HDL語句在軟體綜合時將被忽略或者報錯。 我們應當牢記一點："所有的HDL描述都可以用於模擬，但不是所有的HDL描述都能用硬體實現。

　　硬體描述語言開發流程

　　用VHDL/VerilogHD語言開發PLD/FPGA的完整流程為：

　　1.文字編輯：用任何文字編輯器都可以進行，也可以用專用的HDL編輯環境。通常VHDL檔案儲存為.vhd檔案，Verilog檔案儲存為.v檔案

　　2.功能模擬：將檔案調入HDL模擬軟體進行功能模擬，檢查邏輯功能是否正確***也叫前模擬，對簡單的設計可以跳過這一步，只在佈線完成以後，進行時序模擬***

　　3.邏輯綜合：將原始檔調入邏輯綜合軟體進行綜合，即把語言綜合成最簡的布林表示式和訊號的連線關係。邏輯綜合軟體會生成.edf***edif***的EDA工業標準檔案。

　　4.佈局佈線：將.edf檔案調入PLD廠家提供的軟體中進行佈線，即把設計好的邏輯安放到PLD/FPGA內

　　5.時序模擬：需要利用在佈局佈線中獲得的精確引數，用模擬軟體驗證電路的時序。***也叫後模擬***

　　6.程式設計下載：確認模擬無誤後，將檔案下載到晶片中

　　硬體描述語言與原理圖輸入法的關係

　　HDL和傳統的原理圖輸入方法的關係就好比是高階語言和組合語言的關係。HDL的可移植性好，使用方便，但效率不如原理圖;原理圖輸入的可控性好，效率高，比較直觀，但設計大規模CPLD/FPGA時顯得很煩瑣，移植性差。在真正的PLD/FPGA設計中，通常建議採用原理圖和HDL結合的方法來設計，適合用原理圖的地方就用原理圖，適合用HDL的地方就用HDL，並沒有強制的規定。在最短的時間內，用自己最熟悉的工具設計出高效，穩定，符合設計要求的電路才是我們的最終目的。

　　硬體描述語言的發展

　　硬體描述語言HDL的發展至今已有20多年的歷史，併成功地應用於設計的各個階段：建模、模擬、驗證和綜合等。到20世紀80年代，已出現了上百種硬體描述語言，對設計自動化曾起到了極大的促進和推動作用。但是，這些語言一般各自面向特定的設計領域和層次，而且眾多的語言使使用者無所適從。因此，急需一種面向設計的多領域、多層次並得到普遍認同的標準硬體描述語言。20世紀80年代後期，VHDL和Verilog HDL語言適應了這種趨勢的要求，先後成為IEEE標準。

　　現在，隨著系統級FPGA以及系統晶片的出現，軟硬體協調設計和系統設計變得越來越重要。傳統意義上的硬體設計越來越傾向於與系統設計和軟體設計結合。硬體描述語言為適應新的情況，迅速發展，出現了很多新的硬體描述語言，像Superlog、SystemC、Cynlib C++等等。