FIR（Finite Impulse Response，有限衝擊響應）數字濾波器具有穩定性高、可以實現線性相位等優點，廣泛被應用於訊號檢測與處理等領域。由於FPGA（Field Programmable Gate Array，現場可程式設計門陣列）基於查詢表的結構和全硬體並行執行的特性，如何用FPGA 來實現高速FIR 數字濾波器成了近年來數字訊號處理領域研究的熱點。目前，全球兩大PLD 器件供應商都提供了加速FPGA 開發的IP（IntelligentProperty，智慧財產權）核。本文在Altera 公司的FIR 數字濾波器IP 核的基礎上，設計了基於分散式演算法的FIR數字低通濾波器。
分為以下幾個步驟
首先是DSP Builder的設計流程
下圖是基於DSP Builder開發DSP系統的設計流程。首先呼叫DSP Builder 工具包中的元件構建電路模型。電路模型建立以後再進行系統級的模擬。模擬通過以後執行SignalCompiler 將模型檔案轉化成RTL級的VHDL程式碼。轉化成功以後，再呼叫VHDL 綜合器進行綜合生成底層網表文件。然後呼叫QuartusII進行編譯，QuartusII根據網表文件及設定的優化約束條件進行佈線佈局和優化設計的適配，最後生成程式設計檔案和模擬檔案。生成的POF/SOF FPGA 配置檔案用於對目標器件的程式設計配置和硬體實現。模擬檔案主要是用於QuartusII 的門級模擬檔案和用於ModelSim的時序模擬檔案和VHDL 模擬激勵檔案，用於實時測試DSP系統的工作效能。
然後就是建模和模擬
在DSP Builder 中呼叫FIR 數字濾波器IP 核，設定引數：濾波器型別：低通濾波器；截止頻率：5E2Hz，取樣頻率：1E4Hz；濾波器階數：16；窗函式型別：漢寧窗。濾波器係數如表格所示：如圖所示
呼叫FIR 濾波器IP 核以及DSP Builder 中的相關元件，構建了FIR低通濾波器的模擬模型，如圖所示。輸入訊號頻率為200Hz、1000Hz、2000Hz 正弦波和寬頻白噪聲疊加而成的訊號。
模擬以後，此訊號經過截止頻率為500Hz 的低通濾波器濾波以後，1000Hz 和2000Hz 的高頻正弦波均被較好的濾除了。濾波前後的時域波形圖如圖所示。濾波前後訊號的頻譜圖。可以看出，此16階的濾波器濾波效能符合要求。
模擬波形圖和 濾波前後頻譜圖
通過實踐後進行分析
模擬通過以後，再執行Signal Compiler 將此模型轉換成RTL 暫存器傳輸級的VHDL 硬體描述語言。再用Modelsim 軟體進行暫存器傳輸級模擬。模擬結果如下圖所示。
可以看出，經過對轉換後的VHDL 語言進行時序模擬，濾波效果良好，進一步驗證了模型的正確性。在此基礎上，呼叫QuartusII 軟體進行邏輯綜合與適配，最終在Cyclone II 系列EP2C35F672C8 晶片上獲得了最高響應速度為151.88MHz 的高速FIR 低通濾波器。資源使用情況：邏輯單元1347 /33216（4%），全部組合邏輯872/33216（3%），專業邏輯暫存器1231/33216（4%），引腳29 /475（6%），總儲存位41160/483840（9%）。
總結
FIR 濾波器的設計與FPGA 高速實現一直是訊號處理領域研究的熱點，本文利用FIR 有限衝擊響應濾波器IP 核，設計了截止頻率為500Hz 的FIR 低通濾波器，在Simulink 中建立了模擬模型並進行了模擬。最終在EP2C35F672C8 型號FPGA 上得到了最高響應頻率為151.88MHz 的高速FIR 低通濾波器。設計效率和濾波器效能得到了極大的提高。